Front-end Design
Verilog/SystemVerilog, micro-architecture, CDC/RDC, lint, synthesis handoff.
PUBLIC BETA
한국 반도체 엔지니어를 위한 출처 기반 로드맵과 자료 그래프를 만들고 있습니다.
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Implementation Path
RTL2GDS Engineer
RTL 품질 체크부터 synthesis, floorplan, CTS, routing, signoff까지 디지털 구현 흐름을 따라갑니다.
▤ Resources
Beginner to tapeout-ready
◇ 10만 반도체 엔지니어가 각자의 직무 경로를 찾을 수 있도록 데이터를 쌓는 중
검증 자료 보기
RTL2GDS
Source-linked library
검증된 공개 자료
공식 문서, 대학 강의, 오픈소스 EDA 자료를 출처와 함께 정리합니다. 원문을 복제하지 않고 학습에 필요한 메타데이터와 요약만 제공합니다.
Career tracks
반도체 회사의 실제 팀 구조에 맞춘 분류
Design Verification
UVM, assertion, coverage closure, protocol VIP, regression automation.
Back-end / Signoff
Floorplan, placement, CTS, routing, STA, IR/EM, DRC/LVS, ECO closure.
Foundation IP
Standard cell, memory compiler, liberty, SPICE, PVT, characterization QA.
Korean first, multilingual ready
한국어로 시작하고, 아시아 엔지니어링 지식 그래프로 확장합니다
초기 버전은 한국 반도체 엔지니어에게 가장 필요한 직무별 학습 경로에 집중합니다. 이후 같은 지식 구조를 유지하면서 영어, 일본어, 중국어 페이지를 단계적으로 연결합니다.
KO한국어 우선 출시
EN국제 엔지니어용 canonical 번역
JA일본 반도체 생태계 확장
ZH중국어권 학습자 확장